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HARDWARE

Senior Staff Hardware Verification Engineer

Montigny-le-Bretonneux Hybride 8–12 ans CDI

MISSIONS

Analyser les spécifications d'architecture et concevoir des plans de vérification
Proposer et implémenter une stratégie de validation des nouvelles fonctionnalités selon la méthodologie UVM
Étendre les suites de tests et définir de nouvelles configurations pour valider les fonctionnalités
Mettre à jour le moteur de génération de testbench pour supporter les nouvelles versions de VIP, simulateurs et outils de compilation
Monitorer les régressions, déboguer les tests et automatiser le reporting des métriques de couverture
Assurer le support et la résolution des tickets internes et clients
Améliorer l'environnement de vérification : flux, process, performances

STACK TECHNIQUE

Verilog
UVM
VIP
C++
JTAG
SystemVerilog
Python

PROFIL RECHERCHÉ

8 à 12 ans d'expérience en conception et vérification de circuits digitaux
Expertise en création et débogage de bancs de tests RTL utilisant UVM
Expérience d'intégration de VIP fournis par des tiers
Expérience avec les protocoles Arm AMBA
Solides compétences en programmation matérielle (SystemVerilog) et logicielle
Master / Bac +5 ou Doctorat en électronique, informatique ou domaine connexe
Français et anglais courants

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